一、F 是什么？为什么单元面积用 nF² 衡量？

在 DRAM 的技术语境里，F 不是某个具体尺寸，而是光刻工艺所能实现的最小特征尺寸，通常对应最小线宽或最小间距。每一代制程节点的精度，最终都会落到 F 的缩小上。

一个标准 DRAM 存储单元由 1 个晶体管和 1 个电容器组成，也就是常说的 1T1C。晶体管负责控制单元读写，电容器负责保存电荷。它们在硅片上占据的面积，通常用 nF² 来表示，其中 n 是由单元布局方式决定的面积系数。

目前行业主流 DRAM 采用的是 6F² 结构，对应 3F × 2F 的矩形单元；而下一代 4F² 架构，则把单元压缩成 2F × 2F 的正方形。单元面积缩小后，在同样芯片面积里可以放入更多存储单元，理论上能带来更高容量和更低的每比特成本。

 

二、DRAM 单元布局，为什么会从 8F² 走到 4F²？

 

 

DRAM 单元面积的缩小，并不是简单地“把器件做小一圈”，而是每一次都伴随着布局方式的重构。历史上大致经历了三个阶段：

 

代际	单元尺寸	布局方式	时代节点
8F²	4F × 2F 矩形	晶体管整齐排列，空白空间多	约 80nm 及更早
6F²	3F × 2F 矩形	晶体管对角/蜂窝式错位排列	80nm → 15nm 以下，当前主流
4F²	2F × 2F 正方形	垂直晶体管 + 垂直电容	10nm 级以下，2026 年起陆续出样

表 1  DRAM 单元布局演进路径

 

1. 6F² 的关键：把晶体管“斜着摆”

6F² 的核心突破，是采用了对角定位或类似蜂窝式的错位排列。

在 8F² 时代，晶体管按整齐网格排列，很多空间被浪费了。6F² 通过改变晶体管之间的相对位置，让位线、字线和接触孔排布更紧凑，从而把单元面积缩减下来。这一架构支撑 DRAM 从 80nm 节点一路演进到 15nm 以下。

2. 为什么 6F² 继续缩小越来越难？

进入 1α/1β nm 节点以后，问题不再只是布局，而是器件本身接近物理极限。

在传统平面架构中，晶体管沟道沿水平方向延伸，沟道长度基本由光刻线宽决定。F 越来越小，沟道越来越短，栅极对沟道的控制能力随之下降，短沟道效应和漏电流变得更严重。也就是说，平面布局已经很难再靠继续缩小 F 来维持密度提升。

正是在这个背景下，4F² 成为 DRAM 延续微缩路径的重要方向。

 

三、4F² 的核心变化：把器件从“平躺”改成“竖立”

4F² 并不是 6F² 的简单缩小，而是晶体管和电容物理朝向的改变。

传统 6F² 中，晶体管和电容基本沿硅平面展开；4F² 则把它们竖起来，用垂直方向的空间换取平面面积的压缩。

 

四、垂直沟道晶体管：解决短沟道效应的关键

4F² 中最关键的器件变革，是采用垂直沟道晶体管，常见表述包括 VCT 和 VSG。

1. 垂直沟道是什么？

在平面晶体管里，电流沿硅片表面横向流动，沟道长度由水平尺寸决定。而在垂直晶体管中，硅柱竖立在晶圆里，电流沿垂直方向流动，沟道长度由硅柱高度决定。

这意味着，即使平面面积缩得很小，器件仍然可以通过足够的沟道长度来维持控制能力，从而缓解短沟道效应和漏电流问题。

2. 从单侧栅到环栅

垂直晶体管的栅极设计，大致可以分为两个方向：

 

表2 垂直晶体管栅极设计路线

其中，环栅结构对沟道的包围更充分，理论上对短沟道效应和漏电流的抑制更有效。长鑫存储提出的 VSG，就属于垂直包围栅路线。

 

五、为什么 4F² 能把单元压缩到 2F × 2F？

从 6F² 到 4F²，面积变化背后是整套单元排布方式的重构。

在 6F² 结构中，位线方向通常对应 3F，字线方向对应 2F，整体形成 3F × 2F 的矩形单元。

而在 4F² 结构中，由于垂直晶体管的引入，字线和位线的尺寸关系发生了变化：位线方向缩小到 2F，字线方向变为 4F，最终组合成 2F × 2F 的正方形单元。

这个变化并不是简单交换两个方向的尺寸，而是晶体管、接触孔、位线、字线和电容之间关系重新排列后的结果。

 

六、垂直电容：省面积，也改善寄生干扰

除了晶体管竖立，4F² 中的电容也通常改为垂直柱状电容。

相比平面展开结构，高深宽比的垂直电容可以在更小平面面积内获得足够电容体积，这对存储数据所需的电荷保持能力很重要。

更关键的是，垂直结构让单元内部的空间关系更灵活。4F² 架构可以把存储节点和位线在垂直方向上分开布置，减少彼此之间的寄生电容耦合，从而提升读取裕量和可靠性。

 

七、4F² 为什么很难单独落地？因为它需要 CBA

4F² 单元结构虽然先进，但如果把存储阵列和外围电路继续做在同一片晶圆上，会遇到工艺兼容问题。

存储阵列需要垂直晶体管、外延生长、特殊栅介质和高温掺杂；外围电路则需要先进逻辑工艺，例如高 k 金属栅、应变硅沟道、多阈值电压等。两者对热预算和工艺条件的要求不同，强行集成可能互相损害。

因此，4F² 通常需要配套的分立制造方案，这就是 CBA 的意义所在。

 

八、CBA 架构：把存储阵列和外围电路分开制造

 

 

CBA 的全称是 CMOS-Bonded Array，也被称为 COP 或 PUC。它的核心思路是：把 DRAM 拆成两片晶圆，分别制造，再键合在一起。

 

表3 CBA 两片晶圆的分工

两片晶圆各自在最优工艺条件下完成制造，再通过晶圆对晶圆混合键合堆叠成一颗完整 DRAM。

 

九、混合铜键合：CBA 的连接基础

CBA 的关键不在于“叠起来”，而在于叠起来之后能不能实现高密度、低损耗的电气连接。

传统微凸点键合间距较大，难以满足先进 DRAM 单元阵列的连接需求。

而混合铜键合可以让两片晶圆的铜焊盘直接金属接触，同时介质层与介质层直接键合，从而获得更高互连密度和更紧凑的连接间距。

据三星公开信息，其 4F² DRAM 原型已将晶圆间互连数量大幅缩减至约 1000 万条，键合间距压缩至约 300nm。这一精度远高于传统 3D NAND 和 HBM 中常见的间距水平，也说明 CBA 对键合精度提出了极高要求。

 

十、CBA 带来的，不只是工艺解耦

除了解决存储阵列与外围电路的工艺冲突，CBA 还带来了几个实际好处。

1. 良率提升

两片晶圆可以在键合前分别测试和筛选。有缺陷的外围晶圆不会继续占用昂贵的单元晶圆，反之亦然。对于复杂先进工艺来说，这种分步制造和分步筛选非常重要。

2. 性能解耦

外围电路可以采用更先进的逻辑工艺，单元阵列则围绕存储性能优化。两者不必为了同一套工艺流程互相妥协。

3. 为 3D DRAM 铺路

CBA 本质上是一种分层制造和垂直互连思路。它不仅服务于 4F²，也为未来真正的 3D DRAM 积累了晶圆键合、缺陷检测、互连设计和热管理经验。

 

十一、产业进展：4F² 正在从原型走向量产边缘

目前，全球主要 DRAM 厂商都在推进 4F² 相关技术，但节奏和技术路线并不完全相同。

 

 

表4 主要厂商 4F² 技术进展对比

需要注意的是，4F² 不只是单元结构问题，还涉及晶圆键合、测试、修复、封装和良率爬坡。因此，原型展示和真正大规模量产之间，仍存在一定距离。

据 Yole Group 预测，CBA DRAM 约在 2027 年开始风险量产，2029 年将增长至约 640 万片晶圆/年，占总 DRAM 晶圆产量约 29%。

 

十二、4F² 量产前，真正难的是什么？

4F² 的技术优势明确，但从实验室到产线，仍要面对不少工程问题。

1. 高深宽比蚀刻与栅极对准

垂直硅柱又细又高，蚀刻深度、侧壁垂直度和栅极对准稍有偏差，就可能影响器件性能甚至导致失效。这对设备能力、工艺控制和检测手段都提出了很高要求。

2. 键合后的信号完整性

晶圆堆叠后，信号路径变长，互连密度变高，RC 延迟、串扰和电压干扰会更突出。如何在高密度键合条件下保证高速读写，是产品化必须解决的问题。

3. 热预算控制

单元晶圆需要高温工艺，外围晶圆却不能承受过高热预算。键合前后的温度窗口必须非常克制，否则会破坏其中一方的器件性能。

4. 设备和投入门槛

晶圆对晶圆键合设备、超高洁净度环境、键合前缺陷检测、冗余修复和测试方案，都需要大量资本投入。这使得 4F² 不只是技术问题，也是产业资源和制造能力问题。

 

十三、总结：4F² 到底改变了什么？

4F² 的本质，不是简单缩小单元面积，而是改变了 DRAM 器件的物理实现方式。

把平面晶体管改为垂直晶体管，缓解短沟道效应；把平面电容改为垂直电容，节省平面面积；把存储阵列和外围电路分开制造，再通过 CBA 键合集成；用更高工艺复杂度，换取单元密度和后续演进空间。

换句话说，4F² 是 DRAM 在平面微缩逼近极限后的一次重要路线切换。它不一定会立刻替代所有 6F² 产品，但会成为高端 DRAM 延续性能和密度提升的关键方向。

 

十四、4F² 对先进 PCB 提出了更高要求

4F² 及 CBA 架构的推进，不仅改变了芯片制造方式，也会向上游系统设计和 PCB 制造提出更高要求。

先进 DRAM 与高速控制器之间的信号链路、阻抗连续性、串扰控制、电源完整性和板材损耗，都会直接影响内存系统能否稳定工作。尤其是面向服务器、AI 加速器和高带宽内存相关硬件时，PCB 已经不再只是承载基板，而是系统性能实现的关键环节。

 

特别声明：本文部分内容由AI生成，仅为行业技术参考，不构成专业商用指导与投资依据。

 

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